mislo

Fakulteta za elektrotehniko, računalništvo in informatiko · Univerza v Mariboru

Načrtovanje mikroelektronskih vezij

Za Načrtovanje mikroelektronskih vezij še ni zapiskov.

Imaš svoje zapiske? Objavi jih: ceno določiš ti, z naročnino ti ostane cela, DDV se doda kupcu.

Objavi zapiske

Čakaš na zapiske? Prijavi se in povej. Ko jih kdo objavi, dobiš sporočilo.

Želim zapiske

Kaj lahko narediš že danes

Naloži svoje gradivo za Načrtovanje mikroelektronskih vezij: Mai ga prebere in ti iz njega naredi kartice, kviz in razlago, ko ti kaj ni jasno. Če zapiske kasneje objaviš, jih prodajaš tukaj.

Naloži svoje gradivo

Učni načrt

Podatki so iz učnega načrta, ki ga objavlja Fakulteta za elektrotehniko, računalništvo in informatiko. Prebrano 6. 9. 2026. Poglej izvirnik

6 kreditnih točk

Obveznosti v urah

  • Predavanja45 ur
  • Vaje30 ur
  • Samostojno delo105 ur

Vsebina

  1. Tehnologije integriranih vezij: CMOS, BiCMOS. Profesionalna orodja za načrtovanje integriranih vezij.
  2. Modeliranje aktivnih gradnikov pri krmiljenju z malimi in velikimi signali.
  3. Modeliranje in integracija pasivnih komponent s poudarkom na visokofrekvenčnih lastnostih.
  4. Načrtovanje digitalnih integriranih sklopov ter optimizacija glede porabe – s poudarkom na tehnologijah pod 100 nm.
  5. Načrtovanje analognih integriranih vezij: Zahteve in omejitve. tokovna zrcala, tokovni viri, napetostni viri, kompenzirani bandgap referenčni viri, nizkošumni ojačevalniki, močnostni ojačevalniki, napetostni in tokovni primerjalniki, ter primeri uporabe v kompleksnejših aplikacijah (DA in AD pretvorniki, RF vezja, oscilatorji). Načrtovanje nizkonapetostnih vezij v tehnologijah CMOS pod 100 nm.
  6. Načrtovanje analogno/digitalnih vezij.
  7. Analiza vezij s simulatorjem, (SPICE) Analiza najbolj neugodnih razmer.
  8. Načrtovanje geometrije integriranih vezij, pravila načrtovanja (DRC), tehnološke omejitve, navodila za načrtovanje geometrije analogno/digitalnih integriranih vezij.
  9. Načrtovanje za testiranje, elektromagnetno kompatibilnost (EMC), odpornost na elektrostatični preboj (ESD) in odpornost na tiristorski efekt.

Ocenjevanje

Pisni izpit 40 %, Ustni izpit 30 %, Laboratorijsko delo 30 %

Pogoji za vključitev

Priporočeno je znanje osnov elektronike, elektronskih vezij, simulacij vezij in fizike.

Literatura

  • A. Pleteršek: Načrtovanje analognih integriranih vezij v tehnologijah CMOS in BiCMOS, Fakulteta za elektrotehniko, Univerza v Ljubljani, druga izpopolnjena izdaja, 2017
  • R.J.Baker: CMOS: Circuit Design, Layout, and Simulation, 4th edition, Wiley, 2019
  • S. G. Narendra, A. Chandrakasan: Leakage in nanometer CMOS technologies, Springer, 2005
  • Allen, P. E., & Holberg, D. R. (2002). CMOS analog circuit design (2nd ed., p. XVI, 784). Oxford University Press.
  • Baker, R. J. (2010). CMOS: circuit design, layout, and simulation (3rd ed., p. XXXIII, 1173). IEEE Press; Wiley. http://catdir.loc.gov/catdir/enhancements/fy1114/2010016630-t.html

Kako deluje

  1. Zapiske kupiš enkrat in ostanejo tvoji.
  2. V aplikaciji iz njih dobiš kartice, kvize in Mai, ki pozna gradivo.
  3. Ceno določi avtor. Prodajalec je Mislo AI, račun dobiš od nas.